T27.AI

Блог

Строку FPGA исправили до того, как она стала доказательством

2026-09-12 · 6 мин чтения

[доказано] Смерженный PR в t27 исправил некорректный вызов Yosys и изменил три строки статуса FPGA с зелёных на красные после 881 исторического запуска: 36 успехов, 842 ошибки и 3 отмены.

[доказано] Смерженный PR #2081 в gHashTag/t27 исправил вызов FPGA CI и заново провёл границу статуса вокруг него. Квитанция — это смерженный PR и коммит, а не заявление о работе битстрима на плате.

Что говорит квитанция

[доказано] Два генератора Yosys в bootstrap теперь вызывают read_verilog -sv -DSIMULATION. Это соответствует сгенерированному SystemVerilog, включая static cast, вместо попытки разобрать его читателем Verilog-2005.

[доказано] Bitstream job теперь указывает на gatecat/nextpnr-xilinx, а не на upstream nextpnr без архитектуры Xilinx. Тот же PR убирает неподтверждённую формулировку о DOI и частоте gf16 и исправляет число LUT для XC7A100T с 126 800 на 63 400.

Красный статус полезнее зелёной метки, у которой никогда не было корректного входа.

Граница — часть результата

• В PR остаётся placeholder chipdb, поэтому он не устанавливает сквозной успешный bitstream job.
• Результат gen-verilog 5/5 — это не синтез, placement, routing и не прошитый дизайн.
• Разбивка 881 запуска — квитанция CI репозитория, а не новое измерение на плате, не результат на кремнии, не результат по скорости, энергии или downstream-модели.
• Новое измерение на бинарной ALINX AX7203 (Xilinx Artix-7 XC7A200T) не проводилось.

Практическое изменение невелико, но важно: репозиторий теперь различает исправление парсера, выбор toolchain, исторический учёт CI и физическое доказательство на железе. Это разные утверждения, и каждому нужны свои квитанции.

Поработаем вместе

Хотите так же проверить собственный дизайн?

Я аудирую RTL и строю независимые побитово точные модели, затем провожу результат через синтез и, когда это полезно, проверяю на плате Artix-7. Первый модуль проверки — бесплатно.

Обсудить задачуУслуга верификации