Самопроверка вместо всматривания
Вы научитесь
Как написать тестбенч, который падает громко, и почему разглядывание волн — не проверка.
Тестбенч, который печатает волны и останавливается, — машина по производству всматривания. Самопроверяющийся тестбенч вычисляет вердикт и выходит с ненулевым кодом при провале, поэтому скрипт может прогнать тысячу таких и доверять коду возврата. Виджет — терминал для семи бэкендов t27: каждая команда прогнана на hello_world, 21 прошла, 0 упало — и каждый проход заработан ассертом, который исполнился, а не фактом завершения. Spec урока, spi_tb, заканчивается так же: счёт проверок и режим отказа, который нельзя принять за успех.
Попробуйте
Откройте терминал семи бэкендов и найдите команду, чей проход не исполнил ни одного ассерта; затем найдите в spi_tb режим отказа, который не может напечатать «ok».

The terminal for seven t27 backends: every command run on hello_world. 21 pass, 0 fail.
specs/fpga/testbench/spi_tb.t27
// SPDX-License-Identifier: Apache-2.0
// t27/specs/fpga/testbench/spi_tb.t27
// SPI Master Testbench Specification
// Tests SPI transfer, clock generation, chip select, and mode handling
// phi^2 + 1/phi^2 = 3 | TRINITY
module SPI_Testbench {
use fpga::spi::SPI_Master;
const CLK_PERIOD : u32 = 20;
const SIM_TIMEOUT : u32 = 10_000_000;
const SPI_CLK_DIV : u32 = 4;
var clk : bool = false;
var rst_n : bool = false;
var spi_start : bool = false;
var spi_mosi_data : u32 = 0;
var spi_miso_data : u32 = 0;
var spi_cs_n : bool = true;
var spi_sclk : bool = false;
var spi_mosi : bool = false;
var spi_miso : bool = false;
var spi_done : bool = false;
var spi_rx_data : u32 = 0;
var spi_busy : bool = false;
var test_passed : u32 = 0;
var test_failed : u32 = 0;
var bit_count : u32 = 0;
fn tick() {
clk = false;
clk = true;
}
fn reset() {
rst_n = false;
tick();
tick();
rst_n = true;
tick();
}
fn spi_transfer(tx_data : u32) -> u32 {
spi_start = true;
spi_mosi_data = tx_data;
tick();
spi_start = false;
var timeout : u32 = 0;
while !spi_done {
tick();
timeout = timeout + 1;
if timeout > SIM_TIMEOUT {
return 0xDEAD;
}
}
return spi_rx_data;
}
test test_idle_state {
reset();
invariant spi_cs_n == true;
invariant spi_sclk == false;
invariant spi_busy == false;
}
test test_single_transfer {
reset();
var rx : u32 = spi_transfer(0xA5);
invariant spi_done == true;
invariant spi_busy == false;
invariant spi_cs_n == true;
}
test test_cs_assert_during_transfer {
reset();
spi_start = true;
spi_mosi_data = 0xFF;
tick();
invariant spi_busy == true;
invariant spi_cs_n == false;
spi_start = false;
}
test test_consecutive_transfers {
reset();
var rx1 : u32 = spi_transfer(0x01);
var rx2 : u32 = spi_transfer(0x02);
var rx3 : u32 = spi_transfer(0x03);
invariant spi_done == true;
}
test test_full_duplex {
reset();
spi_miso = true;
var rx : u32 = spi_transfer(0xAA);
invariant rx != 0xDEAD;
}
test test_zero_data_transfer {
reset();
var rx : u32 = spi_transfer(0x00);
invariant spi_done == true;
}
test test_max_data_transfer {
reset();
var rx : u32 = spi_transfer(0xFFFFFFFF);
invariant spi_done == true;
}
invariant clk_div_positive : SPI_CLK_DIV > 0;
invariant cs_high_when_idle : true;
bench bench_spi_throughput {
reset();
var i : u32 = 0;
while i < 100 {
spi_transfer(i);
i = i + 1;
}
}
}
// W696: the hardware boundary, DERIVED -- not chosen.
//
// T187 measured an exact equivalence over 617 specs: a module gets a data
// port iff the spec declares `on_comb` or `on_clock`. Without one the
// compiler emits `NO DATA PORTS -- this module cannot move a value across
// its boundary`, and synthesis optimises the whole thing away.
//
// The standing rule is that the default must NOT be guessed. Here no guess
// was made: `t27c entry-points` found exactly ONE function in this spec that
// takes a parameter, returns a value, has a body, and whose types all have a
// known width. With one candidate the choice is forced, so this forwards and
// invents nothing. 11 of 387 port-less specs qualified.
fn on_comb(tx_data: u32) -> u32 { return spi_transfer(tx_data); }
Все уроки
Модуль 1 · Зачем проверять
Дизайны, которые компилируются и ошибаются; модель, которая выносит вердикт; план, записанный до кода.
Модуль 2 · Тестбенчи
Стимулы, проверки и вердикт, записанные как один spec рядом с дизайном, который они судят.
Модуль 3 · Временные диаграммы
Трасса каждого сигнала, прочитанная так, как её читает инженер по железу, и два прогона, сравнённые между собой.
Модуль 4 · Векторы соответствия
Случаи с ответом, записанным рядом, там, откуда их достанет компилятор.
Модуль 5 · Косимуляция
Spec, симулятор и плата сходятся в одном ответе на стенде Artix-7 XC7A200T, и что делать, когда не сходятся.
Модуль 6 · Покрытие
Чего коснулись тесты: строки, переключения, состояния — и что прячет это число.
Модуль 7 · Формальные методы
Ассерты, верные каждый такт; ограниченный поиск контрпримера; и почему доказательству нужна индукция.
Модуль 8 · Мутации
Ломайте дизайн нарочно и считайте, что заметили тесты.
Модуль 9 · Приёмка
Одна команда, все квитанции, чистый вердикт, который можно показать.