С нуля до чипа: программирование FPGA на t27

Все уроки

• Модуль 1 · Чип

  Что такое FPGA, какой чип у нас и как его выводы встречаются с платой.

  1. 01 FPGA — это сетка, которую вы настраиваете
  2. 02 Какой это чип?
  3. 03 Выводы, шарики и корпус

• Модуль 2 · Числа в железе

  Биты, триты и форматы чисел, и сколько стоит арифметика в логике.

  1. 04 Биты, триты и GF16
  2. 05 Сколько стоит арифметика
  3. 06 Сколько помещается на чип

• Модуль 3 · Ваша программа на t27

  Напишите спеку, проверьте её и увидьте, почему «компилируется» не значит «верно».

  1. 07 Привет, t27
  2. 08 Тесты — часть спеки
  3. 09 Компилируется — не значит верно

• Модуль 4 · Внутри t27c

  Как компилятор читает спеку и что он пишет, включая нативный t27b.

  1. 10 Стадии t27c
  2. 11 t27c на настоящей машине
  3. 12 Семь бэкендов и t27b

• Модуль 5 · От спеки к железу

  Verilog, который пишет t27c, ячейки, в которые он превращается, и что делает одна LUT.

  1. 13 От спеки к Verilog
  2. 14 Посчитайте ячейки
  3. 15 Одна LUT вблизи

• Модуль 6 · Читаем синтез

  Что yosys сообщает о вашем дизайне и какие предупреждения важны.

  1. 16 Важные предупреждения синтеза
  2. 17 Конечные автоматы
  3. 18 Куда уходят LUT

• Модуль 7 · Размещение, трассировка, тайминг

  Где ячейки оказываются на кристалле и успевает ли тактовая частота.

  1. 19 Размещение: где оказываются ячейки
  2. 20 Глубина логики
  3. 21 Тайминг и запас

• Модуль 8 · Битстрим

  Как оттрассированный дизайн становится битами, которые загружает чип, без Vivado.

  1. 22 От FASM к фреймам
  2. 23 Сборка по пунктам
  3. 24 Читаем битстрим

• Модуль 9 · На плате

  Спросите чип, кто он, загрузите биты и проверьте их.

  1. 25 JTAG спрашивает чип
  2. 26 Те же биты — на плате
  3. 27 Итог: переугадайте yosys

• Модуль 10 · Лаборатория: наши исследования

  Свой формат чисел, честная таблица результатов и таблицы модели, перемноженные на плате.

  1. 28 T27: наш собственный формат чисел
  2. 29 Честная таблица результатов
  3. 30 Таблицы модели на плате