t27.aiEnglish

Маленькая законченная программа

Вы узнаете

Как части этого курса складываются в одну спеку, которая становится схемой.

В спеке урока есть строка module, константа ширины, тестовые значения и on_comb — функция двух входов u8. gen-verilog превращает её в модуль, у которого порты — такт, сброс и разрешение, два 8-битных входа a и b, выход ready и 8-битный выход result. Строка assign задаёт result из on_comb, так что сама сумма не ждёт фронта такта. Тесты проверяют примеры сумм как константы; прогон на сайте не вызывает on_comb, так что проверка самой схемы остаётся симулятору.

Попробуйте

Откройте вкладку verilog спеки урока в плеере и найдите строки input, output и assign.

Открыть интерактивный урок →

t27 basics 26: an adder in t27 and its Verilog ports
t27 basics 26: an adder in t27 and its Verilog ports ↗

An 8-bit adder written in t27, with the Verilog ports and assign line the real compiler wrote for it. Lesson 26 of the t27 basics course.

specs/basics/26_a_small_program.t27

// SPDX-License-Identifier: Apache-2.0
; t27 basics, lesson 26: A small complete program.
; An 8-bit adder in t27, its tests, and the Verilog ports t27c writes for it.

module basics_26_a_small_program;

pub const WIDTH : u8 = 8;
pub const A_EXAMPLE : u8 = 100;
pub const B_EXAMPLE : u8 = 55;
pub const SUM_EXAMPLE : u8 = 155;

fn on_comb(a: u8, b: u8) -> u8 {
    return a + b;
}

test the_example_sum_fits_in_a_byte {
    assert A_EXAMPLE + B_EXAMPLE == SUM_EXAMPLE;
    assert SUM_EXAMPLE <= 255;
}

Открыть спеку урока в плеере ↗

Все уроки